半導體制造的工藝節(jié)點，涉及到多方面的問題，如制造工藝和設備，晶體管的架構、材料等。分析半導體制造的工藝節(jié)點發(fā)展歷程，其實就是在回顧半導體大咖的統(tǒng)治史。

　　首先，技術節(jié)點，諸如臺積電16nm工藝的Nvidia GPU、英特爾14nm工藝的i5，這個長度的含義，具體的定義需要結合詳細晶體管的結構圖;簡單地說，在早期，可以認為是晶體管的尺寸。

　　這個尺寸很重要，因為晶體管的作用，可以簡單描述為把電子從一端(S)，通過一段溝道，送到另一端(D)，這個過程完成之后，信息的傳遞就完成了。因為電子的速度是有限的，在現代晶體管中，一般都是以飽和速度運行的，所以需要的時間基本就由這個溝道的長度來決定。越短，就越快。

　　這個溝道的長度，和前面說的晶體管的尺寸，大體上可以認為是一致的。但是二者有區(qū)別，溝道長度是一個晶體管物理的概念，而用于技術節(jié)點的那個尺寸，是制造工藝的概念，二者相關，但是不能完全劃等號。

　　在微米時代，這個技術節(jié)點的數字越小，晶體管的尺寸也越小，溝道長度也就越小。但是在22nm節(jié)點之后，晶體管的實際尺寸，或者說溝道的實際長度，是長于這個數字的。比方說，英特爾的14nm的晶體管，溝道長度其實是20nm左右。但是，縮小晶體管尺寸將會帶來三個問題。

第一個問題：縮小晶體管能帶來什么好處

　　答案就是，因為晶體管越小，速度就越快(這個“快”是指為基于晶體管的集成電路芯片的性能越高)。下面以微處理器CPU為例闡述，如下圖所示：

圖1 不同時代處理器分析(來源：40 Years of Microprocessor Trend Data)
 

　　好處一：能提升時鐘頻率，進而提升處理速度

　　上邊這張圖的信息量很大，綠色的點，代表CPU的時鐘頻率，越高當然越快。可以看出直到2004年，CPU的時鐘頻率基本是指數上升的，背后的主要原因就是晶體管的尺寸縮小。

　　好處二：能提高性能，降低成本

　　尺寸縮小之后，集成度(單位面積的晶體管數量)提升，這有多個好處，一來可以增加芯片的功能，二來，根據摩爾定律，集成度提升的直接結果是成本的下降。這也是為什么半導體行業(yè)50年來如一日地追求摩爾定律的原因，如果達不到這個標準，產品成本就會高，較之能達到這個標準的對手來說，在市場競爭中處于不利地位。還有一個原因是縮小晶體管可以降低單個晶體管的功耗，因為縮小的規(guī)則要求，同時會降低整體芯片的供電電壓，進而降低功耗。

　　這就是縮小晶體管的主要誘因，至今業(yè)界還在不斷探索與發(fā)展，以求獲得更佳性能、更低成本、更好功能的晶體管。

　　因縮小晶體管引發(fā)功耗問題的處理

　　縮小晶體管并非一本萬利，從物理原理上說，晶體管雖然縮小了，但單位面積的功耗并不降低，這成為了晶體管縮小的一個很嚴重的問題：理論上的計算是理想情況，實際上，功耗不僅不降低，反而隨著集成度的提高而提高。2000年前后，根據摩爾定律的發(fā)展，人們已經預測到，如果沒有什么技術進步的話，晶體管繼續(xù)保持同樣的縮小速度，到2010年前后時，其功耗密度可以達到火箭發(fā)動機的水平，而這樣的芯片是不可能正常工作的，即使達不到這個水平，溫度太高也會影響晶體管的性能。

　　截至目前，業(yè)界仍沒有找到能徹底解決晶體管功耗問題的方案，實際做法是：一方面降低電壓(功耗與電壓的平方成正比)，一方面不再追求時鐘頻率。因此在上圖中，2005年以后，CPU頻率不再增長，性能的提升主要依靠多核架構。這也被稱作“功耗墻”，該解決方案至今仍在延續(xù)，如市場上的5GHz處理器，實際幾乎達不到4GHz。

　　晶體管的縮小方案

　　晶體管是怎樣縮小的呢?物理原理是恒定電場，晶體管尺寸由電場決定的，只要電場不變，晶體管的模型就不需要改變，這種方式被證明效果最佳，被稱為Dennard Scaling，提出者是IBM。

　　電場=電壓÷尺寸。既然要縮小尺寸，就要等比降低電壓?？s小尺寸的方法簡單粗暴：將面積縮小到原來的一半，此時尺寸就縮小大約0.7(面積=尺寸的平方)。下面看一組晶體管技術節(jié)點數據：

　　130nm、90nm、65nm、45nm、32nm、22nm、14nm、10nm、7nm(5nm)

　　我們發(fā)現，這是一個大約以0.7為系數的等比數列。當然，這只是一個命名習慣，跟實際尺寸已經有差距了。

第二個問題：縮小晶體管的技術瓶頸

　　實際上，技術節(jié)點的數字不能等同于晶體管的實際尺寸，那么在晶體管的實際尺寸并沒有按比例縮小的情況下，為什么要宣稱是新一代的技術節(jié)點?這代表了什么?

　　第一、原子尺寸所決定

　　原子尺度的計量單位是埃，為0.1nm。10nm的溝道長度，只有不到100個硅原子。未來晶體管物理模型是這樣的：用量子力學的能帶論計算電子的分布，但是用經典的電流理論計算電子的輸運。電子在分布確定之后，仍然被當作一個粒子來對待，而不是考慮它的量子效應。因為尺寸大，所以不需要。但是越小，就越不行，就需要考慮各種復雜的物理效應。

　　第二、短溝道效應損害晶體管性能

　　短溝道效應，通俗地講，晶體管是一個三個端口的開關，其工作原理是把電子從一端(源端)送到另一端(漏端)，這是通過溝道進行的，另外還有一個端口(柵端)的作用是，決定這條溝道是打開的，還是關閉的。這些操作都是通過在端口上加上特定的電壓來完成的。

　　晶體管性能依賴的一點是，必須要打得開，也要關得緊。短溝道器件，打得開沒問題，但是關不緊，原因就是尺寸太小，內部有很多電場上的互相干擾，以前都是可以忽略不計的，現在則會導致柵端的電場不能夠發(fā)揮全部的作用，因此關不緊。關不緊的后果就是電流泄漏，而此時晶體管是在休息，沒有做任何事情，卻在白白地耗電。目前，集成電路中的這部分泄漏電流導致的能耗，已經占到了總能耗的近50%，所以也是目前晶體管設計和電路設計中最主要的難題。

　　第三，制造工藝水平決定了決定了晶體管尺寸大小

　　決定制造工藝最小尺寸的設備叫做光刻機，所謂光刻機，顧名思義，是用光的，當然不是可見光。它的功能是，把預先印制好的電路設計，像洗照片一樣洗到晶片表面上去，比如英特爾的奔騰4處理器，據說需要30~40多張不同的設計模板，先后不斷地曝光，才能完成整個處理器的設計印制。

　　而稍有常識就會知道，所有用光的東西，都有一個問題，就是衍射，光刻機也不例外。因為這個問題的制約，任何一臺光刻機所能刻制的最小尺寸，基本上與它所用的光源的波長成正比。波長越小，尺寸也就越小。目前的主流生產工藝采用荷蘭艾斯摩爾生產的步進式光刻機，所使用的光源是193nm的氟化氬(ArF)分子振蕩器產生的，被用于最精細尺寸的光刻。相比之下，目前最小量產的晶體管尺寸是20nm (14nm node)，已經有了10倍以上的差距。

　　在解決衍射效應上，業(yè)界10多年來在光刻技術上投入了巨資，先后開發(fā)了各種魔改級別的暴力技術，諸如浸入式光刻(把光程放在某種液體里，因為光的折射率更高，而最小尺寸反比于折射率)、相位掩模(通過180度反向的方式來讓產生的衍射互相抵消，提高精確度)等，就這樣一直撐到了現在，支持了60nm以來的所有技術節(jié)點的進步。

　　那為何不用更小波長的光源?原因也很簡單：工藝上暫時做不到。;高端光刻機的光源，是世界級的工業(yè)難題。

　　目前主流技術是深紫外曝光技術(DUV)。業(yè)界普遍認為，7nm技術節(jié)點已經是它的極限了，甚至7nm都不一定能夠做到量產。下一代技術仍然在開發(fā)之中，被稱為極紫外(EUV)，其光源降到了13nm。但這個波長，已經沒有合適的介質可以用來折射光，以構成必須的光路，因此這個技術里面的光學設計，全部是反射，而在如此高的精度下，設計如此復雜的反射光路，本身就是難以想象的技術難題。這還不算(已經能克服了)，最難的還是光源，雖然可以產生所需的光線，但是強度遠低于工業(yè)生產的需求，造成EUV光刻機的晶圓產量達不到要求，換言之，拿來用就會賠本。一臺這種機器就上億美元，所以EUV還屬于未來。

　　以上三個原因，決定了晶體管的尺寸縮小進入了深水區(qū)，越來越難，到了22nm之后，已經無法做到按比例縮小了，因此就沒有再追求一定要縮小，反而是采用了更加優(yōu)化的晶體管設計，配合CPU架構上的多核多線程等一系列技術，繼續(xù)為消費者提供相當于更新換代了的產品性能。

　　目前，技術節(jié)點的數字仍然在縮小，但是已然不再等同于晶體管的尺寸，而是代表一系列構成這個技術節(jié)點的指標的技術和工藝的總和。

第三個問題， 如何縮小晶體管尺寸

　　技術節(jié)點的發(fā)展歷程是怎樣的?每一代都有怎樣的技術進步?下面從晶體管的設計和材料角度展開分析。

　　首先要搞清楚晶體管設計的思路是什么，無非兩點：第一是提升開關響應度，第二是降低漏電流。下面開始從漏電流-柵電壓關系圖開始介紹。

圖2 漏電流-柵電壓關系圖
橫軸代表柵電壓，縱軸代表漏電流，并且縱軸一般是對數坐標。
 

　　從柵電壓控制晶體管的開關可以看出，最好的晶體管，是那種能夠在很小的柵電壓變化內，一下子就從完全關閉(漏電流為0)，變成完全打開(漏電流達到飽和值)，如圖2中虛線處。顯然這種晶體管不存在于這個星球上。原因是，在經典的晶體管物理理論下，衡量這個開關響應能力的標準，叫做Subthreshold Swing(SS)，其有一個極限值，約為60;并且， Subthreshold Swing值的降低，和降低漏電流、提升工作電流(提高速度)、降低功耗等要求是等同的，因為SS值越低，在同樣的電壓下，漏電流就越低。而為了達到同樣的工作電流，需要的電壓就越低，這樣等同于降低了功耗。所以說這個值是晶體管設計里面最重要的指標。根據英特爾數據，其最新的14nm晶體管，Subthreshold Swing數值大概是70左右(越低越好)。

　　圍繞這個指標，以及背后的晶體管性能設計的幾個目標，大家都做了哪些事情呢?

65nm引入Ge strained溝道

　　strain，其原理是通過在適當的地方摻雜少量鍺到硅里面去，鍺和硅的晶格常數不同，因此會導致硅的晶格形狀改變，而根據能帶論，這個改變可以在溝道的方向上提高電子的遷移率，而遷移率高，就會提高晶體管的工作電流。而在實際中，人們發(fā)現，這種方法對于空穴型溝道的晶體管(pmos)，比對電子型溝道的晶體管(nmos)，更加有效。

45nm引入了高k值絕緣層/金屬柵極配置

　　將45nm引入到高k值絕緣層/金屬柵極配置，這個也是一個里程碑的成果。

　　以上兩項技術其實都是為了解決同一個問題：即在很小的尺寸下，如何保證柵極有效的工作。

圖3 “標配版”晶體管結構
 

　　這是一個最基本的晶體管的結構示意圖(現在的晶體管早已改變)，是半導體物理的基礎，可以說是“標配版”的晶體管，又被稱為體硅(bulk)晶體管。

　　gate就是柵，其中有一個oxide的絕緣層，是晶體管所有的構件中，最關鍵的一個。它的作用是隔絕柵極和溝道。因為柵極開關溝道，是通過電場進行的，電場的產生又是通過在柵極上加一定的電壓來實現的(歐姆定律告訴我們，有電壓就有電流)。如果有電流從柵極流進了溝道，那么電流就泄漏了，gate也就無法起到開關的作用。

　　為什么絕緣層叫oxide(or "dielectric")而不叫insulator呢?因為最早的絕緣層就是和硅非常自然共處的二氧化硅，其相對介電常數(衡量絕緣性的，越高，對晶體管性能來說，越好)約是3.9。一個好的絕緣層是晶體管的生命線，硅天然就具有這么一個性能：超級好的絕緣層，對于半導體工業(yè)來說，是一件有歷史意義的事情。

　　有人曾經感慨，說上帝都在幫助人類發(fā)明集成電路，首先給了那么多的沙子(硅晶圓的原料)，又給了一個完美的自然絕緣層。所以至今，硅極其難被取代，一個重要原因就是，作為制造晶體管的材料，其綜合性能太完美了。

　　二氧化硅雖好，在尺寸縮小到一定限度時，也出現了問題。其縮小的過程中，電場強度是保持不變的，在這樣的情況下，從能帶的角度看，因為電子的波動性，如果絕緣層過窄，那么電子有一定的幾率會發(fā)生隧穿效應而越過絕緣層的能帶勢壘，產生漏電流。電流的大小和絕緣層的厚度，以及絕緣層的“勢壘高度”，成負相關。因此厚度越小，勢壘越低，這個漏電流越大，對晶體管越不利。

　　另一方面，晶體管的開關性能、工作電流等，都需要擁有一個很大的絕緣層電容(指單位面積的電容。電容=介電常數÷絕緣層厚度。顯然，厚度越小，介電常數越大，對晶體管越有利)。實際上，如果這個電容無限大的話，那么SS指標就會達到理想化的60。

圖4 電流大小、絕緣層厚度以及絕緣層“勢壘高度”關系示意圖
 

　　來源：http://www2.ece.ohio-state.edu/~berger/press/2007oct_spectrum_chau_intel_high-k_solution.pdf

　　可以看出，這里已經出現了一對設計目標上的矛盾，那就是絕緣層的厚度要不要繼續(xù)縮小。實際上在這個節(jié)點之前，二氧化硅已經縮小到了不到兩個納米的厚度，也就是十幾個原子層的厚度，漏電流的問題已經取代了性能的問題，成為頭號大敵。

　　但人們既不愿意放棄大電容的性能增強，又不愿意冒漏電的風險。于是半導體公司期望開發(fā)出一種介電常數很高，同時能帶勢壘也很高的材料，那么就可以在厚度不縮小的情況下(保護漏電流)，繼續(xù)提升電容(提高開關性能)。經過嘗試許多種材料并驗證之后，確定使用一種名為HfO2的材料可達到這樣的效果。這就是high-k，這里的k是相對介電常數(相對于二氧化硅而言)。

圖5 金屬氧化物半導體場效應晶體管結構示意圖
來源：http://www.iwailab.ep.titech.ac.jp/pdf/iwaironbun/0801IIT-B_talk.pdf
 

　　當然，這個工藝的復雜程度，遠遠超過這里描述的這么簡單。具備high-k性質的材料很多，但是最終被采用的材料，一定要具備許多優(yōu)秀的電學性質，因為二氧化硅真的是一項非常完美的晶體管絕緣層材料，而且制造工藝流程和集成電路的其它制造步驟可以方便地整合，所以找到這樣一種各方面都符合半導體工藝制造的要求的高性能絕緣層材料，是一件了不起的工程成就。

　　至于金屬柵，是與high-k配套的一項技術。在晶體管的最早期，柵極是用鋁制作，后來經過發(fā)展，改用重摻雜多晶硅制作，因為工藝簡單，性能好。到了high-k這里，大家發(fā)現，high-k材料有兩個副作用，一是會莫名其妙地降低工作電流，二是會改變晶體管的閾值電壓。閾值電壓就是把晶體管的溝道打開所需要的最小電壓值，這個值是晶體管非常重要的參數。

　　造成這種問題的主要原因是，high-k材料會降低溝內的道載流子遷移率，并且影響在界面上的費米能級的位置。載流子遷移率越低，工作電流就越低，而所謂的費米能級，是從能帶論的圖像上來解釋半導體電子分布的一種分析方法，簡單地說，它的位置會影響晶體管的閾值電壓。

　　這兩個問題的產生，都和high-k材料內部的偶極子分布有關。偶極子是一端正電荷、一端負電荷的一對電荷系統(tǒng)，可以隨著外加電場的方向而改變自己的分布，high-k材料的介電常數之所以高的原因，就跟內部的偶極子有很大關系。所以這是一把雙刃劍。

　　于是半導體公司想到了一種兩全其美的辦法：用金屬做柵極，因為金屬的自由電荷濃度極高(超過10^20)，而且有鏡像電荷效應，可以中和掉high-k材料絕緣層里的偶極子對溝道和費米能級的影響。

圖6 金屬柵極可以中和掉high-k材料絕緣層里的偶極子對溝道和費米能級的影響
 

　　至于這種或這幾種金屬究竟是什么，除了掌握技術的那幾家企業(yè)之外，外界沒有人知道，是商業(yè)機密。有人認為這種金屬是鎢，鎢本身有用在后端的via中，但在這個問題上還無法明確是不是鎢，理由如下：

　　· 第一，關于這個metal gate的資料，外界知之甚少，至少一些教授級別人物自己不知道，或因為某種原因而不愿意說;

　　· 第二，從原理上說，對于NMOS和PMOS，因為所需的功函數是不一樣的，所以單一的一種金屬無論如何是不可能滿足整個high-k工藝的需求，即使確實是鎢，也需要進行work function engineering;

　　· 第三， 很多資料還提到了別的材料，譬如TiN系列作為metal gate;

　　第四， 或許也是最令人疑惑的，雖然Intel很早就說使用了HfO2作為high-k材料，但是Intel自己卻沒有透露這種或這幾種金屬是什么，譬如它在2008年發(fā)表的iedm的文章： http://download.intel.com/pressroom/kits/advancedtech/pdfs/Natarajan_iedm_2008_text.pdf，沒有提及具體的材料，而是以"metal gate"作為代稱。Mark Bohl在2007年發(fā)表的文章中，也明確說到如下的信息：

　　“Because the electrical characteristics of the gates of NMOS and PMOS transistors are different, they actually needed not one metal but two—one for NMOS and one for PMOS.”

　　“But by themselves, none had exactly the work function of the doped silicon, so we had to learn to change the work function of metals to suit our needs.”

　　“We cannot disclose the exact makeup of our metal layers, because after all, the IC industry is very competitive!”

　　更新的資料中，似乎也沒有找到相關的信息，而是多以WFM (work function metal)作為指代。于是摩爾定律再次勝利。

32nm第二代high-k絕緣層/金屬柵工藝

　　在45nm時代，英特爾取得了巨大的成功(在很多晶體管、微處理器的發(fā)展圖上，45nm這一代晶體管會在功耗、性能等方面突然出現一個較大的進步折線)，32nm時候繼續(xù)在這一基礎上改換更好的材料，繼續(xù)了縮小尺寸的老路。當然，前代的Ge strain工藝也是繼續(xù)使用的。

22nm FinFET(英特爾稱為Tri-gate)，三柵極晶體管

　　這一代的晶體管，在架構上進行了一次變革。變革的最早設計可以追溯到伯克利的胡正明教授2000左右提出的三柵極和環(huán)柵晶體管物理模型，后來被英特爾變?yōu)榱爽F實。

圖7 FinFET模型圖
 

　　FinFET實質上是增加了一個柵極。為什么要這么做?如果看過前文圖3“標配版”的晶體管結構圖可知道，在尺寸很短的晶體管里面，因為短溝道效應，漏電流是比較嚴重的;而大部分的漏電流，是通過溝道下方的那片區(qū)域(又稱耗盡層，即上圖藍色區(qū)域)流通的(位于氧化絕緣層以下、硅晶圓表面的窄薄層(一兩個納米)，圖7上未標示)。

　　既然電子是在溝道中運動，那么為何非要在溝道下面留有這么一大片耗盡層呢?因為物理模型需要這片區(qū)域來平衡電荷;不過在短溝道器件里面，沒有必要把耗盡層和溝道放在一起，否則漏電流。于是IBM把這部分硅直接拿掉，換成絕緣層，絕緣層下面才是剩下的硅，這樣溝道就和耗盡層分開了，因為電子來源于兩極，但是兩極和耗盡層之間，被絕緣層隔開了，這樣除了溝道之外，就不會漏電了。比如這樣：

圖8 把硅換成絕緣層的SOI方案
 

　　圖8中的方案叫做SOI(絕緣層上硅)，雖然沒有成為主流，但是因為有其優(yōu)勢，所以現在還有制造廠在搞。于是英特爾在IBM基礎上繼續(xù)深入構想：既然拿掉了耗盡層的硅，做插入一層氧化層，那么為什么非要放上一堆沒用的硅在下面，直接在氧化層底下，再弄一個柵極，兩邊夾著溝道。但是英特爾覺得這還不夠：既然如此，有什么必要非得把氧化層埋在硅里面?硅弄出來，像三明治一樣地包裹上絕緣層，外面再放上柵極，豈不更好?

圖9 英特爾構想出來的FinFET方案
 

　　于是就有了FinFET，上面這種。FinFET牛逼的地方在于，不僅大大降低了漏電流，而且因為多一個柵極，這兩個柵極一般都是連在一起的，大大增加了前面說過的那個絕緣層電容，也就大大提升了晶體管的開關性能。所以又是一次革命式的進步。

　　這個設計其實不難想到，難的是，能夠做到。因為豎起來的那一部分硅，也就是用作溝道的硅，太薄了，只有不到10個納米，不僅遠小于晶體管的最小尺寸，也遠小于最精密的光刻機所能刻制的最小尺寸。于是如何把這個Fin給弄出來，還得弄好，成了真正的難題。英特爾的做法是很聰明，其基本原理是，這部分硅不是光刻出來的，而是長出來的。它先用普通精度的光刻刻出一堆“架子，然后再沉淀一層硅，在架子的邊緣就會長出一層很薄的硅，然后再選擇性地刻蝕把多余的材料弄走，剩下的就是這些立著的、超薄的硅Fin了。

FinFET的工藝流程

　　制作FinFET的工藝流程具體是怎樣的呢?在2016年8月的這篇訪談中，Intel的Mark Bohl (Senior fellow and director of process architecture and integration)談到了Intel的FinFET技術，以及對于10nm制程的技術展望。在其中，他提到Intel將會繼續(xù)使用SADP (Self-Aligned Double Patterning)工藝。

　　Double Patterning可以提高光刻的最小精度，是目前的主流采用技術，有很多個版本。它的原理是，譬如說，Intel是采用193nm的浸入式光刻來處理最高精度需求的步驟，這個技術的最小尺寸大約是80~90nm之間。如果使用Double Patterning，則可以將這個精度提高到約40nm左右，其原理為：先pattern一批80nm精度的圖樣，然后再交錯著pattern一批80nm精度的圖樣，在兩次光刻之后，圖樣的精度，以pitch來衡量的話，就會是原來的精度的一半。

　　Self-Aligned Double Patterning是其中的一種技術，它只需要一次光刻步驟就能完成，而且從原理上說，是可以用來制作fin(制作fin的這個步驟叫做active fin formation)。

圖10 Double Patterning光刻工藝流程
 

　　在這個過程中，首先會沉積一層hard mask，又被稱作mandral的材料，比如Si3N4之類的。這層材料以普通精度的光刻進行pattern。mandral在被pattern之后，就被稱作spacer。然后再生長一層絕緣層材料，譬如二氧化硅，被稱作film?？梢酝ㄟ^控制這個生長過程的時間，來控制最終的fin的厚度W。然后對film進行刻蝕，將所有水平方向的材料刻蝕掉，只剩下沿著spacer的邊緣所生長出來的那部分，之后再以選擇性的刻蝕將spacer材料移除，只剩下這層sidewall film。最后就是對底下的硅材料進行刻蝕，這樣相當于用這層film做了mask。接下來，為了保證isolation，還需要再生長一層絕緣材料二氧化硅，這個步驟要求很高，因為fin和fin之間的那段空間，高寬比是很大的，需要讓二氧化硅完全填充這個空隙，所以這個步驟被稱作conformal coating。顯然這個步驟之后，硅片的表面是不平整的，因此需要進行一次CMP (Chemical Mechanical Polishing)，就是通過添加一定的研磨劑，用機械研磨的方式將整個晶圓的表面給弄平整。最后就是再對二氧化硅材料進行一次刻蝕，通過控制這次刻蝕的時間，可以控制露出來的fin的高度H。在這個fin上面，再用ALD (Atomic Layer Deposition)等步驟沉積high-k材料等柵極的stack，就基本完成了這部分的制作。資料傾向性顯示這個工藝被IBM、三星這系列的半導體廠商用在SOI的finfet上面(補充說明：SOI和finfet并不是兩種對立的技術，之前的比較，只是為了方便從晶體管物理的角度解釋兩種技術的思路是什么。finfet也是可以制作在SOI晶圓上面的，這是三星的做法)。

　　不過Intel似乎并沒有采用這種做法，出于成本的考慮(SOI晶圓比較貴)，Intel使用的是bulk finfet，溝道底下是沒有埋絕緣層的。那么在這個制程下面，active fin formation是否也是用SADP這樣的工藝制備的?雖然在一些采訪和報道中，Intel提到自己是用了SADP工藝，但是這個工藝并不限于制作fin，也可以用在制作柵極的pattern以及后端的via, interconnect上面，目前沒有直接的資料證據，因此不能確定Intel是怎么做的。

　　三星在IEDM上發(fā)表過他們最新的7nm工藝晶體管的報告中的幾張圖，概述了三星/IBM這個系列的工藝制程思路：

　　可以看到三星是用SAQP(self-aligned quadruple patterning, 和SADP流程基本一樣，而又增加了一次光刻，因此最小尺寸進一步縮小 )來進行7nm fin制備，如下圖所示：

　　三星SAQP流程介紹：

　　臺積電在同一個會議中也發(fā)表了7nm，但是語焉不詳。Intel則沒有發(fā)表。在Intel發(fā)表的14nm晶體管的文章中，同樣只有一句話提到使用了SADP工藝，但是并沒有像三星這樣細致地說明工藝步驟，而是直接開始講晶體管的性能，所以在這方面的信息很少。

　　需要說明一下，無論是哪個工藝，其實一開始都不是這些公司自己發(fā)明的，譬如說，胡正明教授就曾經發(fā)表過SADP相關的文章，那是早在2006年finfet出來之前多年。

　　這些公司看重了某個工藝的前景(能不能規(guī)?；?、成本問題，等等)，然后將它整合到自己積累多年的制作流程中去，推出一個新節(jié)點的制程。因為完成一個工藝的設備成本是極其高昂的，所以往往需要提前多年就做好規(guī)劃。14nm繼續(xù)FinFET。下面是英特爾的14nm晶體管的SEM橫截面圖，fin的寬度平均只有9nm。

圖14 英特爾14nm晶體管SEM橫截面圖
 

　　當然，在所有后代的技術節(jié)點中，前代的技術也是繼續(xù)整合采用的。所以現在，在業(yè)界和研究界，一般聽到的晶體管，都被稱作high-k/metal gate Ge-strained 14 nm FinFET，這是因為他們都是整合了多年的技術精華。而在學術界，近些年陸續(xù)搞出了各種異想天開的新設計，比如隧穿晶體管，負電容效應晶體管，碳納米管，等等。

　　所有這些設計，基本是4個方向：材料、機理、工藝、結構。而所有的設計方案，其實可以用一條簡單的思路概括，就是前面提到的那個SS值的決定公式，里面有兩項相乘組成：

SS值公式
 

　　因此，要么改善晶體管的靜電物理(electrostatics)，這是其中一項，要么改善溝道的輸運性質(transport)，這是另一項。

　　而晶體管設計里面，除了考慮開關性能之外，還需要考慮另一個性能，就是飽和電流問題。很多人對這個問題有誤解，以為飽不飽和不重要，其實電流能飽和才是晶體管能夠有效工作的根本原因，因為不飽和的話，晶體管就不能保持信號的傳遞，因此無法攜帶負載，換言之只中看，不中用，放到電路里面去，根本不能正常工作。舉個例子，有段時間石墨烯晶體管很火，石墨烯作溝道的思路是第二項，就是輸運，因為石墨烯的電子遷移率遠遠地完爆硅。但直到目前，石墨烯晶體管還沒有太多的進展，因為石墨烯有個硬傷，就是不能飽和電流。

　　在2015年的IEDM會議上，臺積電已經領先英特爾發(fā)布了7nm技術節(jié)點的晶體管樣品，而英特爾已經推遲了10nm的發(fā)布。當然，兩者的技術節(jié)點的標準不一樣，臺積電的7nm相當于英特爾的10nm，但是臺積電率先拿出了成品。三星貌似也在會上發(fā)表了自己的7nm產品。

　　可以看出，摩爾定律確實放緩了，22nm是在2010左右出來的，到現在，技術節(jié)點并沒有進步到10nm以下。去年，ITRS已經宣布不再制定新的技術路線圖，換言之，權威的國際半導體機構已經不認為，摩爾定律的縮小可以繼續(xù)下去了。

　　這就是技術節(jié)點的主要現狀。技術節(jié)點不能進步，是不是一定就是壞事?其實不一定。28nm這個節(jié)點，其實不屬于前面提到的標準的dennard scaling的一部分，但是這個技術節(jié)點，直到現在，仍然在半導體制造業(yè)界占據了很大的一塊市場份額。臺積電、中芯國際等這樣的大代工廠，都是在28nm上玩得很轉的。因為這個節(jié)點被證明是一個在成本、性能、需求等多方面達到了比較優(yōu)化的組合節(jié)點，很多芯片產品，并不需要使用過于昂貴的FinFET技術，28nm能夠滿足自己的需求。但是有一些產品，比如主流的CPU、GPU、FPGA、memory，其性能的提升有相當一部分來自于工藝的進步。所以再往后如何繼續(xù)提升這些產品的性能，是很多人心中的問號，也是新的機會。

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