智原科技(Faraday Technology)日前于聯(lián)電40LP制程技術推出UrLib+附加組件庫(Library)。UrLib+為一組額外客制的組件庫，主要提供與第三方組件庫一起搭配使用，進而優(yōu)化原第三方組件庫的繞線結果，取得較佳的PPA(功耗/性能/面積)、監(jiān)控良率變化、降低頻率噪聲干擾、強化ESD保護、降低ECO成本，帶給客戶端更多的附加價值。
基于智原24年的組件庫開發(fā)與ASIC量產經驗，UrLib+能夠無縫整合聯(lián)電40LP平臺現有的第三方組件庫，以改善繞線結果及量產良率。藉由UrLib+的支持，CPU核心可以在頻率樹(Clock-tree)上節(jié)省約43%的功率。而針對組件庫繞線效率，依據電路設計架構或組件取代流程的不同，UrLib+可以協(xié)助縮小芯片面積約4%至11%。除了現有的40LP平臺，對于其他第三方的組件庫或制程技術，智原也支持UrLib+移植服務。
智原科技總經理王國雍表示：「組件庫設計為IC設計的基礎，在ASIC產品多樣化的驅使下，智原對組件庫的設計一直有著開創(chuàng)性的想法與做法。在聯(lián)電的先進制程中，持續(xù)改善組件庫是我們一貫的目標，相信UrLib+可為IC設計廠商、晶圓廠、以及其他第三方組件庫供貨商帶來三者均贏的成果。
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